如果有人说，一块芯片里的晶体管数量暴涨55%，功耗反而暴跌六成，你的第一反应大概率是这人在做梦。
毕竟过去半个世纪，半导体行业有一条被焊死的铁律：晶体管越密，发热越猛。
从英特尔到台积电，从手机到超算，所有工程师都在和这条规律死磕，散热膏越涂越厚，风扇越转越响，笔记本键盘越来越烫大腿。
但华为9月4日更新的这篇论文，把桌子掀了，尤其是对于花粉来说，未来的使用体验方面可能会变得不同。
详细来说，何庭波这篇关于韬定律的论文核心就讲了一件事，那就是华为把芯片从平房改成了叠墅，结果不仅没烧起来，反而凉得离谱。
麒麟2026作为首款用上LogicFolding（逻辑折叠）的移动SoC，晶体管密度从上一代的1.55亿颗每平方毫米，直接干到2.38亿颗，单代提升55%。
这个幅度，按传统路线得磨三年，但更离谱的在后面，同等性能下，NPU功耗暴降66%，GPU降58%，CPU性能核降41%。
功率密度不是小幅优化，是断崖式下跌，NPU的功率密度直接掉了73%，相当于你家房子面积大了55%，空调电费反而省了三分之二，热力学老师看了想报警。
其次，何庭波在论文里给了一个极其朴素、却直击本质的解释：芯片的绝大部分能耗，根本不是花在干活上，而是花在跑来跑去上。
现代芯片里，晶体管本身的开关计算，只占能耗的一小部分，真正吃电的大头是数据信号在芯片内部成千上万条金属走线里的传输。
信号跑得越远，互连电容越大，浪费的电就越多，这种情况跟上班族一样，工位上干活没多累，早晚通勤才要命。
传统平面芯片，电路全摊开在一层，信号走线动辄几百微米甚至几毫米，华为的思路是把长距离的水平走线，折叠成上下层之间的垂直短跳。
实测数据显示：典型核心布线长度减少20%，关键路径最长缩短70%，其中一个处理模块的时钟布线缩短28%，时钟缓冲器从43600个砍到19000个。
走线短了，电容降了，电压就能往下压，麒麟2026的NPU在维持29 TOPS算力不变时，电压从0.85V压到0.55V，动态功耗和电压平方成正比，这一刀下去，功耗直接腰斩再腰斩。
能够达到如今地步，华为的实力不容小觑，一方面，麒麟2026只对收益明显的关键路径动手，配合热感知布局，刻意让高温模块和低温模块交错排布，避免发热大户上下层叠叠乐形成热点。
另一方面，论文里专门提到DSP模块的翻车：功耗降了25%，但面积缩减40%，单位面积功率密度反而涨了24%。
这说明堆叠技术本身不保证低温，麒麟2026的凉是工程师刻意把折叠赚来的余量拿去降压降频的结果，如果不加约束地拉满性能，功率密度照样可以爆表。
换句话说，折叠给了你时间和能量的余票，你可以选择换低温，也可以选择换性能，麒麟2026的Turbo模式，NPU能飙到70 TOPS，比前代高141%，这时候温度自然也不会客气。
迪子觉得这样也不错，对于性能党来说，完全可以使用性能模式来游玩游戏，对于普通用户来说，日常使用体验也会很舒适。
值得一提的是，目前的华为已经开始打造采用主动散热风扇的机型了，相信搭载到新款芯片上的性能表现会更好。
另外要说的是，三年前当华为因为EUV限制无法继续推进制程微缩时，几乎所有人都认为中国芯片的高端路线到头了，摩尔定律走到物理极限，靠不了先进光刻机，还能怎么办？
华为的答案是既然把晶体管做小这条路被堵死，那我干脆不追求做小了，我不缩晶体管，我缩的是信号传输时间——τ（韬）。
这个叫韬定律的东西本质上就是把半导体工业过去五十年的执念，从结构转向了信息，晶体管数量可以堆，但堆的方式从平面摊大饼，变成垂直盖楼，把芯片做成多层硅片叠起来，用混合键合做电梯，5000万根垂直互连，1.5微米的键合间距。
而且这个节奏已经排到了未来三年：键合间距缩到720纳米，垂直互连超2亿根，CPU频率目标5GHz以上。
最讽刺的是，全球半导体行业在过去几年其实都在暗中转向类似方向，台积电、英特尔、三星都在研发3D封装、混合键合，只是没人像华为这样，把它从先进封装的配角，硬生生拔高成了器件级制造的主线。
所以这篇论文最狠的地方不是那些亮眼的数据，而是一个隐含的宣告：当把晶体管做小的物理大门缓缓关闭时，一扇新的门已经被踹开了，踹门的人，不在硅谷。
对此，大家有什么想表达的吗？一起来说说看吧。
